基于EDT结构的可测性扫描链压缩研究  

作　　者：钱心平 

机构地区：[1]北京航空航天大学电子信息工程学院,北京100083

出　　处：《移动信息》2019年第11期63-66,共4页MOBILE INFORMATION

摘　　要：本文介绍了大规集成电路模片上系统(SoC)可测性扫描链压缩方法。利用EDT(Embedded Deteminsitc Testing)扫描链压缩逻辑,通过压缩扫描链设计的对比试验,分析与研究压缩扫描链压缩比率、芯片测试覆盖率、以及芯片外围测试管脚的需求数量等关键因素,总结得出芯片压缩比率与测试覆盖率的相互关系,研究结论有助于可测性设计在工程领域的应用。

关 键 词：EDT SOC 扫描链压缩 测试覆盖率 

分 类 号：TP332[自动化与计算机技术—计算机系统结构]