FPGA时钟分配网络设计技术  

Design the Clock Distribution Network of FPGA

作　　者：张惠国[1] 于宗光[1] 

机构地区：[1]江南大学信息工程学院

出　　处：《微计算机信息》2008年第2期188-190,共3页Control & Automation

基　　金：电子元器件可靠性物理及其应用技术国防科技重点实验室基金(51433020105DZ6802)

摘　　要：本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型。并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案。In this paper, a usable architecture model of clock distribution network is presented for the optimization of power dissipation and area. The DLL(Delay Locked Loop)is then introduced to reduce the time skew and realize efficient clock distribution networks.

关 键 词：FPGA 时钟分配网络 锁相环 

分 类 号：TN791[电子电信—电路与系统]