基于FPGA的IP碎片重组模块  

Implementation of an FPGA-Based IP Reassembly Module

作　　者：李鹏[1] 刘斌[1] 

机构地区：[1]清华大学计算机科学与技术系,北京100084

出　　处：《微计算机信息》2008年第11期171-173,共3页Control & Automation

基　　金：国家自然科学基金(No.60573121and60625201);中-爱科技合作研究基金;高等学校博士点基金(No.20040003048);清华大学985基金(No.JCpy2005054);教育部培育基金(No.705003)

摘　　要：为了更好地支持网络安全,IP碎片重组是IDS/IPS中一个必不可少的操作。由于采用软件实现IP碎片重组的速度很低,很难达到高速接口的线速处理要求,所以在高速IDS/IPS上应采用硬件处理的机制。本文实现了一个基于Altera FPGA的IP碎片重组模块,可解决IDS/IPS处理IP碎片重组遇到的性能瓶颈问题,同时提供了一种IP碎片攻击的预警机制,其特点是可以根据设备资源的使用情况,提供不同程度的警报信息。借助于QuatusII综合布线工具,经面向硬件电路的仿真验证,本文的方法可实现OC-48接口(2.5Gb/s)上线速分组的IP碎片重组,并具有硬件开销小,可扩展性好的特点。In order to secure the network, IP reassembly is needed on every IDS/IPS. Because the software-implementation could not run at a high speed, the processing of IP reassembly should be implemented in hardware. In this paper, we implemented an FPGA-based IP reassembly module. It solved the bottleneck problem that most IDS/IPS had met, and it also provided a mechanism to be aware of the attacks that had been launched by hackers using the vulnerability of IP fragmentation and reassembly. The design was verified ...

关 键 词：IP碎片 FPGA RLDRAM控制器 最大传输单元 洞 

分 类 号：TN791[电子电信—电路与系统]