低温烧结多层片式压敏电阻器  

Low?Firing?Multilayer?Chip?Varistor

作　　者：钟明峰[1] 苏达根[1] 庄严 

机构地区：[1]华南理工大学特种功能材料及其制备新技术教育部重点实验室,广州510640 [2]广州新日电子有限公司,广州510335

出　　处：《广州化工》2005年第1期28-30,共3页GuangZhou Chemical Industry

基　　金：广州市重点科技攻关项目 (2 0 0 2Z2 -D0 0 1 1 )

摘　　要：通过对压敏粉体进行DSC分析 ,确定低温烧结配方的较佳烧成温度在 95 0℃附近 ,以 10 %钯 - 90 %银的合金为内电极 ,制得电性能良好的多层压敏电阻器。扫描电镜分析发现其晶粒尺寸约为 3～ 6 μm ,大小较为均匀。XRD分析表明低温烧结的瓷体具有类似高温烧结的瓷体的物相组成 ,即ZnO相、尖晶石相 (SP)Zn7Sb2 O12 、焦绿石相 (PY)Zn2 Bi3 Sb3 O14 以及 β -Bi2 O3 、γ -Bi2 O3 等富Bi相。由于在内电极中大大降低了的贵重金属钯的使用量 ,大大地降低了生产成本。The DSC analyses showed that the better firing temperature was about 950 ℃. The high properties multilayer chip varistor was manufactured by using 10 %Pd-90 %Ag as internal electrodes. SEM images showed the grain sizes of zinc oxide in the range of 3 to 6 micrometer. The XRD analyses showed that the crystal phases of low firing ceramics were similar to those of high firing ceramics: including ZnO phase, Spinel-type cubic phase, Pyrochlore-type cubic phase, β-Bi 2O 3 phase,γ-Bi 2O 3 phase. In virtue ...

关 键 词：多层片式压敏电阻器 低温烧结 低成本 

分 类 号：TM54[电气工程—电器]