时钟抖动对AD有效位数的影响  

Impact of Clock Jitter on AD Availability Digit

作　　者：杨文波[1] 陈祝明[1] 朱晓章[1] 

机构地区：[1]电子科技大学电子工程学院,成都610054

出　　处：《电子科技大学学报》2008年第S1期1-4,共4页Journal of University of Electronic Science and Technology of China

基　　金：部级预研基金

摘　　要：研究了高速数据采集系统中时钟抖动(clock jitter)对采样有效位数的影响,提出了一种基于离散域的分析方法,对时钟抖动带来的影响做了具体的定量分析,建立了数学模型和公式推导,并通过仿真加以验证。结果表明,时钟抖动引起的误差小于一个量化台阶(LSB)时,可以改善采样信噪比,若引起的误差大于一个量化台阶(LSB)时,就会使有效位数降低,有效位数下降的值与输入信号频率、量化位数、量化区间直接相关。The paper analyzes the impact of clock jitter on AD availability digit. A discrete-time analysis method is deduced. The mathematics model is derived for quantitative analysis. The simulation result indicates that the clock jitter improves the SNR on small bound but worsen the SNR if clock jitter overstep the bound.

关 键 词：时钟抖动 高斯分布 噪声量化 信噪比 

分 类 号：TP274.2[自动化与计算机技术—检测技术与自动化装置]