同步VLSI设计环境下AES模块的异步流水线结构实现  

Asynchronous Pipeline VLSI Designing under Synchronous VLSI Design Environment

作　　者：王尧[1] 白雪飞[1] 郭立[1] 邓秋成[1] 

机构地区：[1]中国科学技术大学电子科学与技术系

出　　处：《电子技术（上海）》2010年第8期33-36,共4页Electronic Technology

基　　金：国家自然科学基金项目(No.60606005)

摘　　要：本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法。并使用此方法,实现了128位异步AES加、解密模块。解密模块为多功能流水线,既可以进行生成子密钥运算,也可以进行解密输入数据。对加、解密模块均通过10级、5级、3级、2级流水四种结构分别实现并加以比较。本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法。并使用此方法,实现了128位异步AES加、解密模块。解密模块为多功能流水线,既可以进行生成子密钥运算,也可以进行解密输入数据。对加、解密模块均通过10级、5级、3级、2级流水四种结构分别实现并加以比较。

关 键 词：异步 VLSI AES 同步 流水线 ASIC VERILOG-HDL 

分 类 号：TN01[电子电信—物理电子学]