驱动复杂RLC互连树的逻辑门延时  

Delay of Logic Gate Driving Large RLC Interconnect Tree

作　　者：董刚[1] 杨银堂[1] 李跃进[1] 

机构地区：[1]西安电子科技大学微电子研究所,西安710071

出　　处：《Journal of Semiconductors》2004年第8期1036-1040,共5页半导体学报（英文版）

基　　金：国防预研基金资助项目 (批准号 :413 2 3 0 2 0 2 0 4)~~

摘　　要：提出了一个用于估计 RL C互连树驱动点导纳的闭端等效 π模型 ,并将其用于驱动复杂 RL C互连树的逻辑门延时的估计中 .与其他方法相比 ,它具有结构简单。A close ended equivalent π model for RLC interconnect tree to estimate the driving point admittance is proposed.The model can be applied to delay estimation of gate driving large RLC interconnect tree.It features simple construction and high precision,hence it is superior to other methods.

关 键 词：逻辑门延时 RLC互连树 驱动点导纳 

分 类 号：TN405.97[电子电信—微电子学与固体电子学]