基于3DES的跳频序列族构造方法的VLSI实现  

3DES block ciphers based VLSI frequency-hopping sequencs generator

作　　者：李赞[1] 蔡觉平[2] 金力军[1] 常义林[1] 

机构地区：[1]西安电子科技大学综合业务网国家重点实验室,陕西西安710071 [2]上海交通大学电子工程系,上海200030

出　　处：《西安电子科技大学学报》2004年第4期501-504,580,共5页Journal of Xidian University

基　　金：国家部委预研资助项目(31 3 1 4)

摘　　要：基于3DES的迭代型分组密码产生的跳频序列具有好的安全性、随机性、均匀性及频率间隔特性等性能指标,利用VHDL语言有限状态机的设计方法,自顶而下进行系统的模块划分,通过状态机的逐层嵌套和模块的相互调用,完成了基于3DES的跳频序列族构造方法的VLSI实现.测试结果表明,使用ALTERAFLEX10K20开发的跳频加密芯片在1 5MHz～24MHz的时钟范围内,均能满足2000跳/秒的高速跳频要求,并且具有运算速度快、占用资源少、输入方式灵活等特点,开发出的芯片已应用于高速跳频通信系统中.This paper deals with the VLSI realization of the frequency hopping sequences generator based on the encrypted mechanism of 3DES block ciphers. The VLSI architecture design of the algorithm is efficiently implemented using the VHDL language adopting the method of the Finite State Machine. Characterized by stability, fast operation and flexible data input, the realized generator can satisfy the requirement of (2000hops/s) with the system clock ranging within (1.5MHz～)(24MHz), which has been used in fast FH radios.

关 键 词：分组密码 跳频序列 VHDL(VHSIC Hardware Description Language) VLSI(Very Large Scale Integrated circuits) 

分 类 号：TN914.41[电子电信—通信与信息系统]