一个可重利用、低功耗RISC CPUIP核的设计  

A Design of Reusable and Low Power RISC CPU IP Core

作　　者：楼向雄[1] 骆建军 程思琪[3] 

机构地区：[1]浙江大学信息与电子工程学系 [2]Baleen System Inc.,20823 Stevens Creek Blvd.,#110 Cupertino, CA 95014, USA [3]杭州电子工业学院微电子CAE研究所

出　　处：《固体电子学研究与进展》2004年第4期450-454,共5页Research & Progress of SSE

摘　　要：研究设计了一个可重利用、低功耗的精简指令计算机 (RISC)中央处理器的知识产权 (IntellectualProper ty)核。该RISCCPUIP核采用单时钟周期、两级流水线、哈佛总线结构。在相同处理速度下 ,其功耗降低至传统PICCPU功耗的约 1/ 4。设计的IP核用台湾联华电子 (UMC) 0 .2 5微米CMOS工艺实现 ,测试结果验证了文中的理论成果 ,并成功地实现了该IP核的工业化应用。A reusable and low power RISC CPU IP core design is proposed in this paper. A single-phase-clock, two-stage pipeline and Harvard bus architecture have been adopted in this RISC CPU. The IP core has been approved by UMC with 0.25 μm CMOS process, and successfully applied in a SOC chip.

关 键 词：精简指令计算机 知识产权 片上系统 可重利用 单时钟周期 

分 类 号：TN9290[电子电信—通信与信息系统] TN431[电子电信—信息与通信工程]