64位MIPS指令处理器的流水线设计  

Pipeline Design of 64 b MIPS CPU

作　　者：李明刚[1] 

机构地区：[1]合肥工业大学理学院,安徽合肥230009

出　　处：《现代电子技术》2005年第3期98-100,共3页Modern Electronics Technique

基　　金：国家高技术研究发展计划 ( 86 3)项目 ( 2 0 0 2 AA 1Z10 2 0 )

摘　　要：介绍了一种采用 64位 MIPS指令集 CPU的流水线设计。作为 SOC的核心 ,CPU的性能主要取决于指令的执行效率 ,而采用流水线方式大大增加了指令的执行速度 ,提高了 CPU的性能。该 CPU使用五级流水线设计 ,文中对影响流水线正常执行的各种因素进行了分析 ,以及在实际设计中采用相应的控制机制 ,从而完成对一个具有较高性能的 CPU核的流水线控制的设计。A pipeline design of 64 b MIPS CPU is presented in this paper. As the core of SOC, CPU′s performance is mostly determined by instruction′s execution efficiency. Pipeline increases the instruction′s execution pace and improves the CPU′s performance. The CPU adopts fivestage pipeline design. The paper analyzes the reasons that influence the pipeline, and the control mechanism in practice design, so we accomplish the high performance pipeline control of CPU core.

关 键 词：MIPS RISC 处理器 流水线 

分 类 号：TP332[自动化与计算机技术—计算机系统结构]