一种消除内存访问等待的DSP内存控制设计  

DSP Memory Control Design for Eliminating Memory Access Wait

作　　者：徐如淏[1] 王兵[1] 李宇飞[1] 

机构地区：[1]上海交通大学微电子学院,上海200030

出　　处：《计算机工程》2005年第5期38-40,共3页Computer Engineering

基　　金：国家"863"计划基金资助项目(2002AA1Z)

摘　　要：随着数字信号处理器主频的不断提高,其中的运算单元已由单层流水线结构向多层流水线结构变迁。但随之带来了访问内存时出现等待周期的问题。文章提出了读写分层及硬件写回缓冲的设计,消除了访存单元等待周期,使访存单元获得100%的工作效率。During the increment of the main frequency of digital signal processor, the arithmetic module is divided into multi-level. But it causes the problem of memory access wait cycle. The paper proposes a design which arranges reading and writing access in different pipeline level and introduces a write-back buffer to eliminate the memory access wait cycle, and then the memory access unit can achieve 100% work efficiency.

关 键 词：数字信号处理器 内存控制单元 写回缓冲 读写操作 

分 类 号：TP302[自动化与计算机技术—计算机系统结构]