定点符号高速乘法器的设计与FPGA实现  

Research & FPGA Implementation of a High-Speed Fixed Point Multiplier

作　　者：李小进[1] 初建朋[1] 赖宗声[1] 徐晨[2] 景为平[2] 

机构地区：[1]华东师范大学微电子电路与系统研究所,上海200062 [2]南通工学院,江苏南通226007

出　　处：《微电子学与计算机》2005年第4期119-121,125,共4页Microelectronics & Computer

基　　金：上海市科委PDC项目(027062012);江苏省专用集成电路设计重点实验室(KJS03065)

摘　　要：文章系统地研究了符号定点高速乘法器的实现算法和结构,采用了修正布斯算法,华莱士压缩树,4:2压缩器,伪4:2压缩器以及平方根求和结构。采用VerilogHDL实现了整个乘法器,在单个时钟周期完成一次16位的符号数乘法。为了验证该乘法器的性能,在VertexII-xc2v1000实现了该乘法器,频率可达62.27MHz。每秒钟可完成6227万次16位的符号乘法。This paper provides the design method of a high speed fixed point multiplier. It employs Modified Booth Arithmetic(MBA), Wallace-Tree, 4:2 Compressor, pseudo 4:2 compressor and the Suqare Root Carry-Select Adder. The multiplier has been realization using VerilogHDL, one 16bits multiplication can be performed in a clock. For verifying the performance of the multiplier, the multiplier has beed download into the VertexII-xc2v1000256-4, the frequency can reach 62.27MHz. 62.27 million times multiplication can be accomplished per second.

关 键 词：乘法器 FPGA 修正布斯算法 华莱士树 4:2压缩器 

分 类 号：TN911.7[电子电信—通信与信息系统]