锁相环频率合成器中的关键指标和一种优化方法  

Key Performance Parameters of PLL Synthesizers and an Optimization Method

作　　者：李波[1] 阎鸿森[1] 惠卫华[2] 杜乃鹏[1] 崔哲[1] 

机构地区：[1]西安交通大学电子与信息工程学院,西安710049 [2]中国科学院国家授时中心,陕西临潼710600

出　　处：《时间频率学报》2004年第2期112-119,共8页Journal of Time and Frequency

摘　　要：论述了锁相环频率合成器中的几个重要的性能指标:相位噪声,参考杂散和锁定时间,并给出了几条常用的设计准则。最后采用一种优化结构来改进频率合成器的性能,仿真结果证实了这种优化是可行的。The key performance parameters of PLL(Phase Locked Loop)synthesizers,i.e.phase noise,reference spurs and lock time,are discussed.Several basic rules for designing a PLL synthesizer are presented.Besides,an optimized structure is adopted to improve the performance of the synthesizer and the feasibility is also testified by simulations.

关 键 词：锁相环 相位噪声 参考杂散 

分 类 号：TN74[电子电信—电路与系统]