ePro系统的逻辑综合流程  

The Logic Synthesis Flow for ePro System

作　　者：薛华明[1] 聂建昆[1] 高风[1] 

机构地区：[1]北京工业大学电子信息与控制工程学院,北京100022

出　　处：《北京电子科技学院学报》2005年第2期63-65,共3页Journal of Beijing Electronic Science And Technology Institute

摘　　要：本文以ePro系统为例,使用Synopsys公司的Design Compiler(DC)工具进行逻辑综合,介绍了综合所需的各种时序约束。Used the ePro system as an example, a variety of useful constraints in circuit design with the Synopsys Inc tool Design Compiler （DC）is discussed.

关 键 词：时序约束 门级网表 综合 

分 类 号：TN79[电子电信—电路与系统]