一种改进的全数字锁相环设计  

An Improved All Digital Phase-locked Loop Design

作　　者：李肃刚[1] 杨志家[1] 

机构地区：[1]辽宁沈阳中国科学院沈阳自动化研究所

出　　处：《微计算机信息》2005年第09S期42-43,125,共3页Control & Automation

基　　金：中国科学院知识创新工程重大项目编号:(KGCX-XW-15)

摘　　要：本文在介绍了经典全数字锁相环(all digital PLL,AD-PLL)的基础上,提出了具有捕获锁定未知输入信号频率功能的ADPLL,使用方便,应用广泛。本文详尽的描述了系统的工作原理和关键部件的设计,通过计算机进行了仿真验证,并在可编程逻辑器件(FPGA)中予以实现。This paper describes the theory and the developing state of the All Digital Phase-Locked Loop （ADPLL） firstly, and presents a new type of ADPLL, which can be applied under the environment of different and unknown signal frequencies. It also introduces the principle of the system and the implementation of the key parts of the design. Finally, it gives the simulation resuits in PC and the imvlementation in FPGA.

关 键 词：全数字锁相环(ADPLL)鉴频器异或门鉴相器(XORPD)鉴频鉴相器(PFD) 

分 类 号：TP273[自动化与计算机技术—检测技术与自动化装置]