一种降低DSP芯片总线功耗的设计方案  

A Low Power Design of DSP Processor Bus

作　　者：成嵩[1] 王东琳[1] 李立健[1] 

机构地区：[1]中国科学院自动化研究所国家专用集成电路设计工程研究中心,北京100080

出　　处：《计算机应用研究》2005年第10期74-76,79,共4页Application Research of Computers

基　　金：国家自然科学基金资助项目(60473032)

摘　　要：介绍了一种低功耗总线设计方案,在设计方案中提出了一种新的编码算法,并将其与一种低功耗译码器结合来降低总线的功耗。试验中选取了一些常用的DSP算法,结果证明这种方法可以有效降低DSP处理器中数据总线和地址总线的功耗,平均可达到对数据总线降低21.56%和对地址总线降低40.29%。A novel low-power bus design for DSP processor is presented in the paper. The design integrates a new bus encoding for low-power and bus-Invert code. The design is proposed that significantly reduce transition activity on data and address buses. The experiments demonstrate significant reduction in transition activity of up to 21.56 % in data bus and up to 40. 29% in address bus.

关 键 词：SOC 总线 低功耗 

分 类 号：TP336[自动化与计算机技术—计算机系统结构]