数字信号处理器中阵列乘法器的研究与实现  

Research and Implementation of Array Multiplier in Digital Signal Processing

作　　者：向淑兰[1] 曹良帅[2] 

机构地区：[1]中国民航飞行学院,四川广汉618307 [2]西北工业大学计算机学院,陕西西安710072

出　　处：《微电子学与计算机》2005年第10期133-136,共4页Microelectronics & Computer

摘　　要：文章讨论了基本的线形阵列加法器和基于水平压缩矩阵的并行阵列加法器,在此基础上提出了一种改进的阵列乘法器结构,通过生成多位的部分积,大大减少进位传输的延迟,提高乘法器的速度,并通过对三种结构的实现效率进行对比得到了验证。The thesis discusses the basic linear array muhiplier and parallel array multiplier based on column compression matrix, and then proposes an improved array multiplier. By producing multi-bits partial products, we can reduce the delay of carry transmission remarkably as well as improve the performance of multiplier. Finally, the performance comparison among these three structures proves the advantages of the improved structure.

关 键 词：阵列乘法器 进位保留 部分积 华莱士树 

分 类 号：TP39[自动化与计算机技术—计算机应用技术]