巅覆锁相回路的限制数字时钟频率兴起  

作　　者：黄继宽 

出　　处：《电子与电脑》2005年第9期93-94,共2页Compotech

摘　　要：在电子产品的系统设计中扮演着协调不同器件或次系统同步运作角色的时钟频率信号,以往都是由锁相回路(PhaseLockLoop,PLL)基于一个稳定的参考电压对由电压控制的振荡器进行相位锁定所产生的,在对精准度要求不太高的情况之下,一组PLL与振荡器所产生的信号可以透过除频等不同的技巧去产生多组时钟频率信号输出,例如今日的PC系统就是一个很好的例子。

关 键 词：时钟频率 锁相回路 频率信号 系统同步 系统设计 电子产品 LOCK LOOP 相位锁定 

分 类 号：TP332[自动化与计算机技术—计算机系统结构] TN911.8[自动化与计算机技术—计算机科学与技术]