万兆以太网中64B/66B编解码的硬件实现方法  

作　　者：周晴伦[1] 王勇[1] 

机构地区：[1]桂林电子工业学院,广西桂林541004

出　　处：《光通信技术》2006年第2期21-23,共3页Optical Communication Technology

基　　金：广西自然科学基金项目(桂科自0575094)资助;广西教育厅基金项目资助。

摘　　要：研究万兆以太网中的64B/66B的编解码规则及其内在的特性,提出了一种基于查找表和逻辑运算相结合的64B/66B编解码实现方法,具有使用资源少、编解码速度快、可靠性强等特点。该方法使用硬件描述语言VerilogHDL来实现64B/66B编解码的描述,通过Xilinx的FPGA器件进行仿真和综合,实现了具体的硬件电路,并且下载验证了该设计方法的有效性和可行性。不同速率的高速64B/66B编解码模块或芯片的设计可以采用该方法来实现。

关 键 词：万兆以太网 64B/66B码 编码 解码 

分 类 号：TN929.11[电子电信—通信与信息系统]