准循环LDPC码的半并行译码器设计  

Design of Semi-Parallel Decoder for Quasi-Cyclic LDPC Codes

作　　者：杨知行 林之初[1] 王军[1] 潘长勇[1] 

机构地区：[1]清华大学数字电视技术研究中心,北京100084

出　　处：《电视技术》2006年第2期24-26,共3页Video Engineering

摘　　要：利用准循环LDPC码的结构特点,使用半并行结构的译码器可以实现复杂度和译码速率的有效折中。提出了一种半并行结构的实现方法,并通过FPGA上的实现验证了性能。According to the structure of Quasi-Cyclic LDPC code, we can make a trade-off between hardware complexity and decoding throughput by applying semi-parallel architecture. The architecture of a semi-parallel LDPC decoder is proposed in the paper and also implemented on FPGA.

关 键 词：LDPC码 最小和算法 半并行结构 

分 类 号：TN941.1[电子电信—信号与信息处理]