基于Verilog　HDL的数字集成电路高层设计环境  

High Level Design Environment for Digital Integrated Circuit Based on Verilog HDL

作　　者：时龙兴[1] 陆生礼[1] 桑爱兵[1] 孙大有[1] 

机构地区：[1]东南大学国家ASIC系统工程技术研究中心

出　　处：《东南大学学报（自然科学版）》1996年第3期29-34,共6页Journal of Southeast University：Natural Science Edition

摘　　要：基于ＶｅｒｉｌｏｇＨＤＬ硬件描述语言以及ＶｅｒｉｌｏｇＸＬ模拟器，建立了从行为描述到寄存器传输级设计生成的数字集成电路高层设计环境，重点介绍了功能单元库的建立、目标硬件结构构成、排序与硬件配置．最后给出了一个设计实例．A high level design environment for digital integrated circuit from behavioral specification to register transfer level is set up, based on Verilog hardware description language and Verilog XL simulator. Establishing functional unit library, structuring initial target architccture,scheduling and allocating are described. Finally, an example is given.

关 键 词：硬件 数字集成电路 高层设计环境 VERILOGHDL 

分 类 号：TN431.2[电子电信—微电子学与固体电子学]