1000 BASE-T物理编码子层的硬件实现  

Implementation of the Gigabit Ethernet 1000 BASE-T Physical Coding Sublayer

作　　者：许伟[1] 叶凡[2] 郑国祥[1] 任俊彦[2] 

机构地区：[1]复旦大学材料科学系,上海200433 [2]复旦大学专用集成电路与系统国家重点实验室,上海200433

出　　处：《复旦学报（自然科学版）》2006年第1期16-20,共5页Journal of Fudan University：Natural Science

摘　　要：介绍了1000 BASE-T物理编码子层(PCS)采用的4D-PAM5编码算法,分析编码算法中的一些关键性技术.提出解码流程,并给出了解码中字同步算法及其硬件结构.用Verilog HDL完成了PCS的硬件设计,进行了仿真验证,并给出了流片测试结果.The 4D-PAM5 encoding system used for PCS of 1000 BASE-T is presented. Some key technologies are analyzed. The method of decoding is suggested and the synchronization algorithm is discussed in detail. The PCS is designed with Verilog HDL and passed its function is verified. The test result is also shown.

关 键 词：千兆以太网 1000 BASE—T 物理层 物理编码子层 4D-PAM5编码 

分 类 号：TN492[电子电信—微电子学与固体电子学]