全数字快速锁相环的CPLD实现  

Implementation of Fast Digital Phase-locked Loop with CPLD

作　　者：沈平[1] 马合意[2] 袁文刚[2] 

机构地区：[1]解放军理工大学通信工程学院卫星通信系,江苏南京210007 [2]解放军理工大学通信工程学院研究生1队

出　　处：《军事通信技术》2006年第1期62-64,共3页Journal of Military Communications Technology

摘　　要：文中基于CPLD技术实现了一种全数字锁相环。该锁相环用一片XC9572芯片和很少外围元器件,通过硬件电路和软件仿真实现,改进了传统数字锁相环的缺点,在不增大相位误差的情况下,可以大大缩短同步建立时间。A digital phase-locked loop based on the technology of CPLD was realized. This phase-locked loop used XC9572 and few peripheral apparatuses, improved the traditional digital phase-locked loop by realizing the hardware circuits and software simulation, and reduced the time of in-phase obviously on the condition of retaining the error of phase.

关 键 词：全数字锁相环 复杂可编程逻辑器件 硬件描述语言 

分 类 号：TP336[自动化与计算机技术—计算机系统结构]