AES的高性能硬件设计与研究  

High Performance Hardware Design and Study of AES

作　　者：唐明[1] 张焕国[1] 刘树波[1] 赵波[1] 

机构地区：[1]武汉大学计算机学院,武汉430072

出　　处：《计算机工程》2006年第8期257-259,共3页Computer Engineering

基　　金：国家"863"计划基金资助项目(2002AA141051);国家教育部博士点基金资助项目(20020486046)

摘　　要：分析了高级加密标准算法(AES)的原理,并在此基础上对AES的硬件实现方法进行研究,用硬件设计语言(Verilog HDL)描述了该算法的基本过程和结构,完成了分组长度为128比特的AES加/解密芯片设计。仿真结果表明,在时钟频率为25MHz前提下,加/解密速度达3Gbit/sec,处理速度达到世界领先水平。This paper discusses the theory of AES algorithm, and describes its process and structure with Verilog HDL. Based on the structure, it completes the FPGA design of AES encryption and decryption algorithm when block length is 128bits. When the system clock frequency is 25MHz, the encryption speed of the design is 3Gbits/s which reaches the top level in the world.

关 键 词：AES FPGA RIJNDAEL算法 硬件设计 流水线 

分 类 号：TP309.7[自动化与计算机技术—计算机系统结构]