Q-Coder算术编码器的VHDL实现  

VHDL implementation of the Q-Coder

作　　者：毛文娟[1] 王建立[1] 张孝三[1] 

机构地区：[1]上海工程技术大学,上海200437

出　　处：《信息技术》2006年第5期24-26,172,共4页Information Technology

基　　金：上海工程技术大学青年科学基金项目(2004Q17)

摘　　要：现介绍了一种适合于硬件实现的二进制算术编码器Q-Coder,并使用VHDL语言实现了该算法。在Active-HDL软件中进行了功能仿真,并在QuartusⅡ软件中完成了综合以及后仿真。综合得到的最高时钟频率为36.3MHz。A binary arithmetic coder named Q - Coder that is suit for being performed in hardware is introduced, which is also performed using VHDL. The pre - simulation is carried out with Active - HDL and synthesis and the post- simulation are conducted with Quartus Ⅱ . The estimated clock is 36.3MHz,

关 键 词：MPS LPS 进位翻转 

分 类 号：TN919.31[电子电信—通信与信息系统]