FPGA，VHDL和BES主触发控制电路  

VHDL,FPGA and the Master Trigger Controller of BES

作　　者：过雅南[1] 王菊芳[1] 赵棣新[1] 

机构地区：[1]中国科学院高能物理研究所

出　　处：《核电子学与探测技术》1996年第4期252-254,共3页Nuclear Electronics & Detection Technology

摘　　要：用高速的ＦＰＧＡ代替ＥＣＬ集成电路制作了北京谱仪的主触发电路，其设计过程中使用了硬件描述语言ＶＨＤＬ，得到了和原电路同样的性能，但增加了灵活性。A Master Trigger Controller was made using fast FPGA instead of ECLIC. VHDL was used in its design.The same performance was obtained with increased flexibility.(

关 键 词：触发判选 集成电路 硬件描述语言 FPGA 

分 类 号：TN43[电子电信—微电子学与固体电子学]