FPGA/CPLD同步设计若干问题浅析  

The problem analysis for FPGA/CPLD synchronous design

作　　者：彭俊峰[1] 宋家友[1] 崔建华[1] 

机构地区：[1]郑州大学信息工程学院,郑州450052

出　　处：《自动化与仪器仪表》2006年第4期83-85,共3页Automation & Instrumentation

摘　　要：针对FPGA/CPLD同步设计过程中一些容易被忽视的问题进行了研究,分析了问题产生的原因、对可靠性的影响,并给出了解决方案。This paper is focused on some easy neglected problems in synchronous design for FPGA/CPLD, analyzing the reasons and it＇s influences on reliability, and giving the solutions.

关 键 词：FPGA/CPLD 同步设计 时钟 亚稳态 

分 类 号：TP332.1[自动化与计算机技术—计算机系统结构]