基于CPLD的位同步时钟提取电路设计  

作　　者：王志梁[1] 刘笃仁[1] 

机构地区：[1]西安电子科技大学

出　　处：《电子元器件应用》2006年第9期54-55,60,共3页Electronic Component & Device Applications

摘　　要：提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点,可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路,给出了采用VerilogHDL语言编写的基于CPLD的具体程序实现代码,最后给出了该电路的具体程序及仿真结果。

关 键 词：串行通信 位同步 CPLD VERILOGHDL 

分 类 号：TN92[电子电信—通信与信息系统]