嵌入式微处理器的高层总线缓冲模型  

Bus buffer model and simulation in embedded microprocessor

作　　者：吴旭凡[1] 凌明[1] 杨军[1] 

机构地区：[1]东南大学国家专用集成电路系统工程技术研究中心,江苏南京210096

出　　处：《电路与系统学报》2006年第5期132-135,共4页Journal of Circuits and Systems

基　　金：国家"863"计划"个人信息处理终端SoC"项目(2003AA1Z1340)

摘　　要：本文针对嵌入式微处理器结构特征,提出了一种高层总线缓冲模型。随后根据提出的缓冲模型设计仿真算法,并根据实际的设备行为进行抽样统计分析,实现了带有缓冲设备的高层动态仿真。结果显示高层的仿真结果反映了实测电路级仿真的数据趋势,具有很好的一致性,证明了高层模型及仿真的有效性。In allusion to the characteristics of the embedded microprocessor structure, a high-level bus buffer model is presented. Then a dynamic simulation algorithm is constructed based on the model. The simulation parameters are sampled and statistical analyzed based on the real system. The high-level simulation results indicate that the preferable veracity is get, and verify the high-level model and the simulation method at the same time.

关 键 词：高层模型 嵌入式微处理器 缓冲 总线带宽 

分 类 号：TN492[电子电信—微电子学与固体电子学]