RS(239,255)解码器的FPGA实现  

Realization of RS(239,255) Decoder Based on FPGA

作　　者：辛明寿[1] 刘明山[1] 周原[1] 

机构地区：[1]吉林大学通信工程学院,长春130025

出　　处：《吉林大学学报（信息科学版）》2006年第6期605-609,共5页Journal of Jilin University（Information Science Edition）

摘　　要：针对RS(Reed-Solomon)解码实现过程中速度受限、价格过高等问题,从RS码结构出发,阐述了一种基于FPGA(F iled Programm ing Gate Array)的RS(239,255)解码器的Verilog HDL(Hardware DescriptionLanguage)设计方法。简单介绍了RS码的基本原理,并根据RS解码中的时域解码原理,将伴随式计算算法、BM(Berlekamp-M assey)迭代算法、Ch ien搜索算法、Forney算法用Verilog语言描述,利用A ltear公司的开发软件Quartus II将上述算法模块进行编译得到各电路功能模块,并进行了仿真。使用现场可编程门阵列A ltera公司的ACEX1K系列芯片,设计实现了在FPGA上解码工作频率最高达到14 MHz的RS(239,255)的硬件解码器。In order to increase the speed of RS （Reed-Solomon） decoder and reduce the cost, the Verilog HDL （Hardware Description Language） design method of the RS decoder based on FPGA （Filed Programming Gate Array ） is illustrated. In this paper, the basic principle of RS codes is introduced. According to RS decoding principle in Temporal of RS decoder, it converts syndrome computation, Chien search, BM （ Berlekamp-Massey） iterative algorithm, Forney computation to Verilog HDL, which are suitable to simulate on computer. Using Quartus of Altera, it has compiled computation module above generated Circuits of themselves, and simulated. It finally demonstrates the hardware performance of RS （239,255） decoder based on the FPGA of ACEX1K which works at 14 MHz clock at most.

关 键 词：RS解码器 VERILOG语言 现场可编程门阵列 

分 类 号：TN919.8[电子电信—通信与信息系统]