一种高并行度的H.264帧内预测器的VLSI设计  

A High Parallel VLSI Design of H.264 Intra Predictor Generator

作　　者：杨晨[1] 李树国[1] 

机构地区：[1]清华大学微电子学研究所,北京100084

出　　处：《微电子学与计算机》2006年第12期111-114,117,共5页Microelectronics & Computer

基　　金：国家自然科学基金项目(60276016;60476015);清华大学校基础基金项目(JC2003059);部委基金资助项目(GJ0061)

摘　　要：分析了帧内预测的17种模式,对于每个4×4大小块的16个像素点的不同模式的预测公式之间的相同运算,采用数字强度缩减的方法去除计算的冗余,提出了一种高并行度的帧内预测器,可以每个时钟周期处理16个像素点的预测值。基于SMIC0.18μm工艺,用verilog对该设计进行了VLSI实现,综合后的电路的关键路径最大时延为10ns,电路规模不超过1.4万门,数据吞吐率可以达到1600Msamples/s。从实现结果来看,与采用可重构方法的设计相比,该设计在相同的并行度下减小了电路面积,简化了控制逻辑。We analyze all the intra prediction modes and propose a high parallel intra predictor generator using numerical strength reduction algorithm. The proposed intra predictor generator gets rid of redundant operation between all the seventeen prediction modes and can get sixteen samples＇ prediction value every clock cycle. With SMIC 0.181μm technology we implement the architecture by verilog. Our design is synthesized and the results show that it can achieve 1600Msamples/s at 100MHz with area no more than 14K gates. As compared with some existing approaches of intra predictor generator using reconfigurable architecture, the proposed design can save area and predigest control logic.

关 键 词：集成电路设计 帧内预测 数字强度缩减 并行处理 

分 类 号：TP301[自动化与计算机技术—计算机系统结构]