低位线摆幅的低功耗SRAM设计  

A novel low power SRAM design with low bitline swing

作　　者：顾明[1] 薛骏[1] 杨军[1] 

机构地区：[1]东南大学国家专用集成电路系统工程技术研究中心,江苏南京210096

出　　处：《电路与系统学报》2006年第6期81-85,共5页Journal of Circuits and Systems

基　　金：国家863基金资助项目(2003AA1Z1340);国家自然科学基金资助项目(60176018)

摘　　要：本文提出了一种低位线摆幅(LVBS)的低功耗SRAM结构。这种SRAM采用电荷分享方法降低位线电压幅值,在写操作时使得位线电压摆幅减少了50%,从而显著降低了位线动态功耗。同时本文还分析了由于位线电压降低带来的静态噪声容限(SNM)等问题。实验结果表明相比较常规SRAM,LVBSSRAM可以节约30%的动态功耗。A low technique is used dynamic power is also discussed in SRAM＇s. power （LVBS） SRAM structure by reducing bitline swing to reducing bitline voltage, which makes the bitline swing is proposed. In LVBS SRAM, a charge sharing decreased by 50% in write operation, so bitline greatly reduced. Some problems such as static-noise margin（SNM） caused by reducing bitline voltage are this paper. Experiment result shows LVBS SRAM saves 30% dynamic power compare to conventional SRAM＇s.

关 键 词：低功耗 位线摆幅 动态功耗 静态噪声容限 LVBS SRAM 

分 类 号：TN919.3[电子电信—通信与信息系统]