LDPC编码器的FPGA设计与实现  

Implementation of Encoder for LDPC Codes with FPGA

作　　者：刘永山[1] 刘建权[2] 徐友云[3] 蔡跃明 

机构地区：[1]解放军理工大学通信工程学院研究生1队,江苏南京210007 [2]解放军理工大学通信工程学院研究生2队,江苏南京210007 [3]解放军理工大学通信工程学院无线通信系,江苏南京210007

出　　处：《军事通信技术》2006年第4期39-42,共4页Journal of Military Communications Technology

基　　金：国家自然科学基金资助项目(60372080)

摘　　要：文中在介绍降低LDPC编码复杂度的算法基础上,分析了编码器设计实现的原理和编码器的结构和基本组成。最后,采用UR算法对LDPC码进行处理,在X IL INX器件上设计实现了码率为0.5,码长343的规则LDPC码编码器。这种编码器复杂度较低,设计灵活,适合任何类型的码字,且可以完成高速编码。The UR algorithm reduces the complexity of LDPC codes encoder markedly. The design and implementation of encoder for LDPC codes were introduced. An implememation for a rate 0. 5 regular length 343 LDPC code encoder with XII.INX FPGA was presented. The encodcr is of low complexity and high flexibility and suits all kinds of LDPC codes.

关 键 词：低密度检验码 编码器 现场可编程门阵列实现 

分 类 号：TN911.22[电子电信—通信与信息系统]