3-DES IP核的VerilogHDL设计  

作　　者：王甫莉[1] 陈健[1] 郭晋亮[2] 

机构地区：[1]西安电子科技大学通信工程学院,陕西西安710071 [2]西安电子科技大学微电子学院,陕西西安710071

出　　处：《电子技术应用》2007年第1期133-135,共3页Application of Electronic Technique

摘　　要：首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能。

关 键 词：3-DES IP 流水线 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论]