一种动态可重构IP系统设计研究  

A Dynamic Reconfigurable IP System Design

作　　者：蔡洪波[1] 蔡启先[2] 黄晓璐[3] 蔡启仲[4] 

机构地区：[1]中国科学院国家天文台,北京10080 [2]广西工学院计算机工程系,广西柳州545006 [3]北京科技大学信息工程学院,北京100083 [4]广西工学院电子信息与控制工程系,广西柳州545006

出　　处：《小型微型计算机系统》2007年第5期926-930,共5页Journal of Chinese Computer Systems

基　　金：国家"八六三"计划基金项目(863-2.5.1.2)资助

摘　　要：针对通用逻辑开发和可继承性设计提出一种动态可重构IP系统的设计方案,它主要依靠下载bits流文件改变FPGA的配置存储器来实现重构,其配置时间只与预设的IP模块大小有关,与IP的结构无关而且可以利用相关的辅助设计工具.本文介绍了该系统设计实现的流程及关键技术,并以具体实验给以验证.Consider general logic development and successivable design, the paper advances a kind of dynamic reconfigurable IP system design which implements reconfigure mainly with to download the .bits flow document that change configuring of FPGAt memories. Its reconfigure time has relation with size of the pre-established IP mold only, having nothing to do with IP structure and canning make use of the related assistance design tool. This paper introduces the system design process and the key techniques, and conducts experiments to verify the design.

关 键 词：动态可重构 动态可重构IP 动态可重构阵列 IP模块 FPGA 

分 类 号：TP303[自动化与计算机技术—计算机系统结构]