一种折叠内插式高速模数转换器的设计  

A design for high speed folding and interpolating ADC

作　　者：刘斌乙[1] 戎蒙恬[1] 郑晔鑫[1] 

机构地区：[1]上海交通大学芯片与系统研究中心,上海200240

出　　处：《信息技术》2007年第5期17-21,共5页Information Technology

基　　金：国家自然科学基金委创新研究群体基金项目(60521002);上海应用材料研究与发展基金(0501)

摘　　要：描述了一种8bit,125MS/s采样率的折叠内插式ADC采用折叠内插结构设计。系统采用全并行结构的粗量化器实现高3位的量化编码,细量化部分采用折叠内插结构实现低5位的量化编码。电路设计中涉及分布式采样保持电路、折叠内插电路并在文章最后提出一种粗量化修正电路设计。通过HSPICE仿真测试,在采样频率为125MHz下对100M以内的输入频率测试,ADC信噪比达到40.0dB以上,功耗仅为170mW。This paper presents a design of 8 - bit 125MS/s folding and interpolating analog - to - digital convertex （ADC）. The system is realized by a fully flash 3 bit coarse quantizer and a 5 bit fine quantizer by folding and interpolating structure. Distributed track - and - hold circuit, folding and interpolating structure and a circuit to correct coarse quantizer are implemented in the ADC design. HSPICE simulation shows that within 100MHz input signal frequency, a SNDR over 40.0dB and power dissipation of 170mW are achieved with 125MHz sampling rote.

关 键 词：模数转换器 折叠内插 粗量化修正 

分 类 号：TN911[电子电信—通信与信息系统]