基于FPGA的RS(255,223)译码器的设计  

Design of the RS(255,223) Decoder Based on FPGA

作　　者：李健[1] 许春凤[1] 武文红[1] 

机构地区：[1]内蒙古工业大学信息工程学院

出　　处：《微计算机信息》2007年第01Z期240-241,共2页Control & Automation

基　　金：内蒙古自治区科技厅攻关项目(项目号为20040401)

摘　　要：在Blahut提出ReedSolomon码时域译码算法的基础上,提出了一种时域RS(255,223)译码算法,并用FPGA和VerilogHDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。Based on Blahut＇s time-domain decoding algorithm,a time domain Reed Solomon algorithm is presented by FPGA and Verilog HDL. It comprises circuit of computing syndromes,improved BM algorithm, error-location and error-value.

关 键 词：RS码 时域译码 FPGA CCSDS 

分 类 号：TN911.22[电子电信—通信与信息系统]