网络处理器中RLDRAM控制器的实现  

Implementation of a RLDRAM controller in network processor

作　　者：陈雪飞[1] 刘斌[1] 

机构地区：[1]北京清华大学计算机科学与技术系,100084

出　　处：《微计算机信息》2007年第03S期3-5,共3页Control & Automation

基　　金：国家自然科学基金(No.60373007;No.60573121);中国-爱尔兰科学技术合作研究基金(CI-2003-02);高等学校博士点基金(No.20040003048);清华大学985基金(No.JCpy2005054);教育部培育基金(No.705003)

摘　　要：本文设计了一个高效的RLDRAM II SIO存储器控制器,该控制器针对网络处理器中IP分组缓存系统的存储特点进行了优化,将数据碎片、存储体冲突对带宽利用率的影响大大减小,该控制器实现后应用于THNPU-1网络处理器中,测试表明,设计的控制器将RLDRAM II SIO存储器的带宽利用率的最低点从50.8%提高到88.9%。An efficient RLDRAM Ⅱ SIO memory controller is designed in the paper. This controller is optimized for the IP packets buffering system of a network processor. The effects of data fragmentation and bank conflicts are minimized. The designed memory controller is adopted in THNPU-1 network processor. According to the test result, the worst utilization ratio of RLDRAM Ⅱ SIO memory can be advanced from 50.8% to 88.9%.

关 键 词：RLDRAM 存储控制器 分组缓存 FPGA 

分 类 号：TP334[自动化与计算机技术—计算机系统结构] TP393[自动化与计算机技术—计算机科学与技术]