基于CAVLD快速算法的硬件实现  

CAVLD architecture basing on fast algorithm

作　　者：何俊[1] 田应洪[1] 周杨[1] 洪志良[1] 

机构地区：[1]复旦大学专用集成电路与系统国家实验室,上海201203

出　　处：《计算机工程与应用》2007年第28期99-102,共4页Computer Engineering and Applications

基　　金：华为科技基金支持(No.YJCB20050198BA)。

摘　　要：在H.264的解码过程中,由于CAVLD部分采用的是变长编码,不能通过并行机制来提高速度,限制了整个系统的性能。针对CAVLD的硬件实现,提出一种新的算法,该算法采用地址查找法来提高解码速度,同时通过采用流水线结构,加快解码速度,采用计算方法代替查找表,减少ROM资源。FPGA综合结果表明最高速度支持到106MHz,通过与文献[5]比较,解码速度提高12%～48%。The article proposes a fast decode method based on CAVLD,and presents a VLSI architecture design of the CAVLD The experimental results show the proposed algorithm improves the performance of the CAVLD.

关 键 词：CAVLD 快速解码 地址查找 H.264/AVC 

分 类 号：TP301.6[自动化与计算机技术—计算机系统结构]