一种实现快速锁定的锁相环的研究  

Research on Phase-Frequency-Detector to reduce the lock-time of PLL

作　　者：王觅[1] 余建军[1] 汪东旭[2] 

机构地区：[1]上海大学微电子中心,上海200072 [2]上海交通大学,上海200072

出　　处：《微计算机信息》2007年第32期286-288,共3页Control & Automation

基　　金：上海科委国际合作基金资助(055207041)

摘　　要：本文对电荷泵型锁相环(CPPLL)结构里传统的固定电荷泵电流模式进行了改进,有效减少了锁相环系统的锁定时间。本文提出的PLL设计,在0.6μm标准CMOS工艺、3.3V工作电压下,使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真,改进后的锁相环锁定时间减少为改进前时的1/2。The design presented in this paper improves the conventional Charge Pump using inva-riable Charge-Pump-Current, effectively reduces the lock time of PLL. This design is based on 0.6μ m standard CMOS technology and works at 3.3v. A high speed PFD （TSPC） and a different-ial Charge-Pump were adopted. Simulation results proved that the lock time of the improved PLL is half time of the conventional PLL＇s.

关 键 词：模拟集成电路 鉴频鉴相器 电荷泵 压控振荡器(VCO) 锁相环(PLL) 快速锁定 

分 类 号：TN911.8[电子电信—通信与信息系统]