DRM接收芯片信道译码器的ASIC设计  

ASIC Design of Channel Decoder in DRM Receiver

作　　者：刘子龙[1] 徐淑正[1] 刘岩[2] 杨华中[1] 

机构地区：[1]清华大学电子工程系,北京100084 [2]ST半导体公司深圳研发中心,广东深圳518057

出　　处：《电声技术》2007年第11期35-37,40,共4页Audio Engineering

基　　金：国家自然科学基金(90207001)

摘　　要：将MSD技术成功地应用于DRM接收芯片信道译码器的ASIC设计中,作为一次近百万门级的集成电路设计实践,该成果具有良好的可配置和可重用性,设计的信道译码器在0.18μm工艺下时钟约束可达50MHz,占用面积2282707.5μm2,相当于377303数目的与非门。The MSD technology is applied to the ASIC design of channel decoder of DRM receiver. As an IC design practice which reaches millionaired gates level, it has good reconfigurable and reusable characteristics. With 0.18μm CMOS technology, the design can run at frequency up to 50 MHz, the area is 2 282 707.5 μm^2, which is about 377 303 Nand （ND2LL） gate-count size.

关 键 词：全球数字广播 多级译码 数字音频广播 

分 类 号：TN93[电子电信—信号与信息处理]