32位DSP乘法器分析与设计  

Analysis and Design of 32 Bit DSP Multiplier

作　　者：陈爽[1] 陈雷[2] 孙国欣[1] 刘闪[1] 刘茂华[1] 辛向利[1] 

机构地区：[1]河北科技师范学院计算机系,河北省秦皇岛市066000 [2]大庆石油学院,黑龙江省大庆市163318

出　　处：《电子工程师》2007年第11期49-51,共3页Electronic Engineer

摘　　要：衡量DSP(数字信号处理器)芯片性能的一个重要指标是单位时间内能够完成乘累加操作的数量。乘累加速度的增加就会使得DSP芯片运算速度增加。因此,通过对数据通路中的乘法器进行各种设计分析,得出适合32位浮点DSP结构的乘法器,为得到较优的乘累加设计奠定了基础。To judge the capability of DSP, one of the important indexes is magnitude of operating of MAC in the unit time. The increasing of MAC＇ s speed will speed up the DSP＇ s operation. The design of the MAC is analyzed in the paper. The appropriate multiplier is obtained which adapted to the 32 bit floating-point DSP framework. It is the foundation of the more excellent MAC.

关 键 词：DSP 乘法器 乘累加 

分 类 号：TP332.2[自动化与计算机技术—计算机系统结构]