3D透视校正纹理映射矩阵电路设计及实现  

Design and implementation of matrix circuit for 3D perspective correct texturing mapping

作　　者：周珍艮[1] 郭立[1] 

机构地区：[1]中国科学技术大学电子科学与技术系

出　　处：《电子技术应用》2007年第12期48-50,共3页Application of Electronic Technique

基　　金：安徽省自然科学研究项目编号KJ2007B344ZC

摘　　要：3D图形硬件加速中,纹理映射属于像素处理阶段,透视校正中的纹理地址计算的特点是计算量大,且有实时性要求。本文设计了一个流水线脉动阵列结构来提高数据吞吐量。阵列的处理器单元(PE)为基于IEEE754单精度的32位浮点乘累加器,同时计算纹理坐标的除法电路也为单精度。In the 3D graphics hardware accelerators, the texture mapping is belong to pixels processing phase. Perspective-correct address calculation is generally intensive and real-time is requisite. In this paper, a pipeline systolic architecture is designed to improve pixel throughput. Processor elements（PE） are multiplication-add fused ,accord with IEEE 754 single precision 32-bit floating point format. The single precision dividers are designed for texture coordinates calculation.

关 键 词：脉动阵列 处理单元 纹理映射 FPGA 

分 类 号：TN402[电子电信—微电子学与固体电子学]