基于RAG的OFDM调制解调实现  

FPGA Implementation Based on RAG Algorithm of OFDM System

作　　者：周鹄[1] 葛宝忠[1] 季中恒[1] 

机构地区：[1]解放军信息工程大学国家数字交换系统工程技术研究中心,河南郑州450002

出　　处：《通信技术》2007年第11期125-127,346,共4页Communications Technology

摘　　要：高速FFT处理器的实现是OFDM系统调制解调的关键问题之一,文中采用简化加法器图(RAG)算法,结合流水线操作,在现场可编程门阵列(FPGA)上构建FFT的硬件模型,能减少蝶型运算中加法器数量30%以上,极大地提高了数字信号处理速度,更适合用于子载波数较多的OFDM系统进行大量数据的处理。Fast Fourier Transform （FFT） is one of the cores for the OFDM system. This design adopts RAG（Reduced Adder Graph） algorithm with pipeline pattern to construct a FFT hardware processor with practicbiality. Simulation indicates that by timing and hardware, the design can reduce the number of adders in FFT by 30% while improve the processing speed, and is more flexible for modulation and demodulation of mass data in the OFDM system.

关 键 词：正交频分复用技术 现场可编程门阵列 简化加法器图 

分 类 号：TN911[电子电信—通信与信息系统]