高速低功耗钟控比较器的设计  

Design of High-Speed Low-Power Clocked Comparator

作　　者：李亮 臧佳锋 徐振 韩郑生[3] 钟传杰 

机构地区：[1]江南大学,江苏无锡214000 [2]无锡友芯集成电路设计有限公司,江苏无锡214000 [3]中国科学院微电子研究所,北京100029

出　　处：《半导体技术》2008年第1期11-14,18,共5页Semiconductor Technology

基　　金：电子元件器件可靠性物理及其应用技术重点实验室基金资助(5143302105DZ6802)

摘　　要：在分析各种比较器的基础上,设计了一种高速低功耗的钟控比较器,着重优化了比较器的速度和功耗。在SMIC0.35μmn阱CMOS工艺条件下,采用Cadence Spectre对电路进行了模拟。结果表明,比较器的最高工作频率为200 MHz,精度为0.3 mV,在3.3 V的电源电压下,功耗仅为0.4 mW。A high-speed low-power clocked comparator was designed by analyzing all sorts of comparators, with emphasis on optimizing the speed and power of the comparator. Based on 0.35 μm SMIC n-well technology, the circuit was simulated by Cadence Spectre. Results show that the maximum operating frequency of the comparator is 200 MHz, resolution is 0.3 mV, and power consumption is only 0.4 mW at 3.3V.

关 键 词：钟控比较器 失调电压 正反馈 差分放大器 

分 类 号：TN431[电子电信—微电子学与固体电子学]