高速并行的RS解码器设计与FPGA实现  

The design and FPGA Implementation of High-speed parallel RS decoder

作　　者：赵明[1] 吴泳澎[2] 刘克刚[3] 

机构地区：[1]中科院上海技术物理研究所 [2]东南大学 [3]武汉大学

出　　处：《电子技术（上海）》2007年第11期19-21,共3页Electronic Technology

摘　　要：基于Berlekamp-Massey(BM)改进后的并行无逆迭代算法(iBM),将传统解码算法中制约解码频率的关键方程模块(KES)模块改进,用ROM查表法代替原有的求逆器,简化了设计,减小了时钟周期;在不影响解码品质因素的前提下,将伴随式求解模块(SC)和计算错误位置、错误值模块(CSEE )复用,形成八路并行输入输出的流水线结构,从而提高将数据率提高到原数据率的八倍,达到207.84MByte/S。Based on the inversionless Berlekamp- Massey（BM）parallel iterative algorithm（iBM）,the traditional constraint in decoding algorithm in the key-equation solver（KES）block is enhanced by replacing the original inversion method with the ROM look-up table method to simplify the design and reducing the clock cycle. Without affecting the quality of the decoders ,the syndrome computation（SC）and the Chien search and error evaluator（CSEE） blocks are multiplexed to form an eight-way formation of the parallel input and output Pipeline structure. The data rate is improved eight times, reaching 207.84 MByte/S.

关 键 词：FPGA 并行无逆 iBM算法 查表法 模块复用 流水线 

分 类 号：TN764[电子电信—电路与系统] TP312[自动化与计算机技术—计算机软件与理论]