网络处理器中的高速缓冲机制及其有效性分析  

Trace driven study of the effectiveness of caching mechanisms for network processors

作　　者：刘祯[1] 刘斌[1] 郑凯[1] 陈善真[2] 

机构地区：[1]清华大学计算机科学与技术系,北京100084 [2]清华大学软件学院,北京100084

出　　处：《清华大学学报（自然科学版）》2008年第1期113-116,共4页Journal of Tsinghua University(Science and Technology)

基　　金：国家自然科学基金资助项目(60373007;60573121);中爱科技合作研究基金项目(CI-2003-02);中国高等学校博士点基金项目(20040003048);教育部培育基金项目(705003)

摘　　要：高速缓冲机制(Cache)在网络处理器中的应用得到广泛的关注。为了指导新的网络处理器的设计,对cache机制的有效性进行系统化的研究。该文截取实际网络链路上的流量,对数据包处理过程进行模拟,并分析cache机制对网络处理器的各性能参数的影响。实验表明:cache机制可有效缓解数据包突发性的到达给数据处理带来的压力,提高网络处理器的吞吐量、降低丢包率和排队延迟、减少多线程机制对处理模式的敏感程度。因此,cache机制对网络处理器中已有的延迟隐藏机制是一个很好的补充。Caching mechanisms are being widely used in network processor. Systematic analysis of their effectiveness is needed to improve designs of new generations of network processors. This paper presents a simulation of the packet processing procedure using real traffic traces to analyze the impact of the caching mechanism on the network processor performance. Tests show that pressures caused by bursts of packets are greatly relieved by an appropriate caching mechanism. The system effectively improves the throughput of network processor and reduces packet losses, queuing delays and the sensitivity to multithreading process patterns. This caching mechanism is a useful supplement to existing latency hiding techniques in network processors.

关 键 词：网络设备 网络处理器 高速缓冲 多线程 

分 类 号：TP393.05[自动化与计算机技术—计算机应用技术]