32位异步加法单元的设计与实现  

Design and Implementation of a 32-Bit Asynchronous Adder

作　　者：李勇[1] 阮坚[1] 戴葵[1] 王志英[1] 

机构地区：[1]国防科技大学计算机学院,湖南长沙410073

出　　处：《计算机工程与科学》2008年第1期123-124,128,共3页Computer Engineering & Science

基　　金：国家自然科学基金资助项目(90407022)

摘　　要：本文采用基于宏单元的异步集成电路设计流程,实现了可用于ASIP的4段流水32位异步加法单元,并实现了其同步版本作为对比。通过仿真分析,异步加法单元性能与同步加法单元相近,在功耗方面则具有相当大的优势。An asynchronous integrated circuit design flow based on macro cells is described. Using this design flow, a 32-bit 4-sector pipelined asynchronous adder in ASIPs is designed. Compared with the synchronous version, the asynchronous adder has the similar performance and the advantage of power consumption.

关 键 词：异步加法单元 功耗 性能 设计流程 

分 类 号：TP333.2[自动化与计算机技术—计算机系统结构]