过零脉宽检测QPSK全数字解调器同步电路的设计  

Full Digital Design of QPSK Demodulator Synchronization Circuit for Pulse-duration Detection

作　　者：陈婕[1] 徐钊[1] 韩露[1] 张晓光[1] 

机构地区：[1]中国矿业大学信息与电气工程学院,江苏徐州221008

出　　处：《通信技术》2008年第3期11-13,共3页Communications Technology

摘　　要：设计了一种用于过零脉宽检测QPSK全数字解调器的同步电路,利用动态增减计数脉冲同步法实现了其功能,避免了相干检测QPSK全数字同步电路中的复杂电路,如锁相环,乘法器等的使用。该电路采用FPGA器件为硬件载体,借助VHDL语言实现其主要功能,原理清晰,易于实现,稳定可靠,性价比高,真正实现了QPSK的全数字同步,具有较高的使用价值和市场潜力。This paper describes a synchronization circuit of full digital QPSK demodulator for pulse-duration detection by dynamically increasing or decreasing pulses, which avoids using complex circuits in the correlation detection, such as PLLs, multipliers. It is implemented by VHDL on FPGA, and is easy to implement, stable and reliable, high cost-effective rate, with higher value and market potential.

关 键 词：四相移键控 现场可编程门阵列 解调 同步 实时 

分 类 号：TN914[电子电信—通信与信息系统]