高速全数字解调器的并行码元同步设计  

Symbol Synchronization Design in High-speed All-digital Parallel Demodulator

作　　者：杨磊[1] 陈金树[1] 

机构地区：[1]清华大学电子工程系,北京100084

出　　处：《微计算机信息》2008年第13期288-289,共2页Control & Automation

摘　　要：针对高速和宽码速率的要求,在Gardner算法的基础上设计了并行码元同步模块。该模块可以满足960MHz中频采样的全数字解调器要求,适应码速率40Mbps-320Mbps,并通过了仿真验证。Symbol synchronization re-generates clock and sample time. This paper modifies the Gardner algorithm and proposes a parallel symbol synchronization algorithm, which can used in a high-speed all-digital parallel demodulator.

关 键 词：高速全数字解调器 并行结构 码元同步 并行NCO控制 

分 类 号：TN927[电子电信—通信与信息系统]